10进制加减计数器状态机的VHDL设计

10进制加减计数器状态机的VHDL设计【设计目的】学习并掌握Quartus II 开发系统的基本操作。掌握用Quartus II进行文本输入法进行电路设计、编译和仿真方法。掌握CPLD/FPGA的开发