8位十进制频率计设计 EDA技术与Verilog HDL实验报告

8位十进制频率计设计一．实验目的熟悉在QuartusII下设计2位和8位十进制频率计。二．实验内容在QuartusII下设计2位和8位十进制频率计，并编译、仿真验证其功能。三．程序清单频率计顶层文件设