实验一实用计数器的VHDL设计

实验一 实用计数器的VHDL设计实验目的熟悉quartusII的VHDL文本设计流程全过程，学习计数器的设计，仿真，进一步了解异步的概念。实验原理实用的D触发器除含有时钟端CLK外，还含有异步清零端C