Verilog-HDL高级数字设计实验报告--“俄罗斯方块”FPGA实现

Verilog HDL高级数字设计实验报告题目：“俄罗斯方块”FPGA实现实验目的通过此次项目，完成以下目的：熟悉Xilinx FPGA的架构及开发流程设计一个功能完整的系统，掌握FSM + Data