2+全加器&并行加法器&串行加法器的仿真实验报告

实验二 加法器的设计与仿真一、实验内容1．用VHDL语言设计全加器；2．利用设计的全加器组成串行加法器；3．用VHDL语言设计并行加法器。二、实验要求1．进实验室前，请写一份预习报告；进实验室时经指导