FPGA实验一-计数器

实验题目 计数器实验内容设计一个8位的计数器；计数器包含有时钟信号clk、置数端load及置数输入端d_in、始能端en、清零端clr以及达到最高位100时的初始计数端m；进一步熟悉QuartusII

实验题目 计数器 一、 实验内容 1、 设计一个8位的计数器； 2、 计数器包含有时钟信号clk、置数端load及置数输入端d_in、始能端en、清零端clr 以及达到最高位100时的初始计数端m； 3、 进一步熟悉QuartusII软件的功能及环境。 二、 详细设计 设计步骤如下： 1、 设计8位的计数器，计数器包含有时钟信号clk、置数端load及置数输入端d_in、始能 端en、清零端clr以及达到最高位100时的初始计数端m； 2、编译，查找错误，进入仿真环境； 三、 仿真结果 （1） 刚开始有置数load信号时得到的具体仿真图如下： 由图可以分析得出计数器包含有时钟信号clk、置数端load及置数输入端d_in、始能端 en、清零端clr以及达到最高位100时的初始计数端m；置数时的输入端d_in，当load端位1 时，输出端out输出为5，可见置数端起到作用。 使用modelsim仿真图如下：