腾讯文库搜索-VHDL实时时钟电路设计
数字逻辑设计与VHDL描述
数字逻辑设计与VHDL描述 -数字逻辑设计与VHDL描述第一章 逻辑代数基础1.1数制和码制1.1.1 进位计数制进位制:逢基数进一数符递增达到基数后高位增一,低位复0数字形式的主要元素是
VHDL音乐播放器设计
摘要在EDA开发工具Quartus II 6.0平台上,采用VHDL语言层次化和模块化的设计方法,通过音符编码的设计思想,预先定制乐曲,实现动态显示乐曲演奏电路的设计,并在此基础上,基于同一原理,使此
精华VHDL设计初步新模版
- 《数字电路与系统设计》EDA实验 - VHDL设计初步 - 主讲:徐少莹电子工程学院Email:shyxu@mail.xidian.edu.cn
VHDL设计实例及分析
- 第7讲 VHDL设计实例及分析 - 7.1组合逻辑单元的VHDL描述基本逻辑门的VHDL描述编码器、译码器和多路选通器的VHDL描述加法器和求补器的VHDL描述三态门及总线
EDA技术实用教程VHDL设计初步
- EDA 技术实用教程 - 第 4 章 VHDL设计初步 - 九舞憋抠罚莹逼峪植官焊莆捞褪贞碘糕啃玲很仅绝斜骚甄近学棘谢局躇势EDA 技术实用教程VH
VHDL密码锁设计
VHDL语言及应用课程设计论文----VHDL平台下密码锁的设计学院:电子信息学院专业: 学号: 姓名: 指导老师: 团队成员: 完成日期: 目录一. 引言----------------------
用vhdl语言设计计数器
76进制计数器 INCLUDEPICTURE "../Application%20Data/Tencent/Users/297039207/QQ/WinTemp/RichOle/%7b@E_%7bJV
基于VHDL的卷积码编解码器的设计报告
长沙理工大学《通信电路EDA》课程项目报告系 别 计通系 专 业 通信工程 班 级 通信1203班 指导教师 单树民 项目
VHDL程序设计语言
- VHDL硬件描述语言 - 覃洪英电子信息学院 办公室:主教604-2 电话 Email: - 参考教材
EDA-VHDL 实验报告 数字时钟设计 数码管学号滚动显示
南京邮电高校通达学院课程设计报告设计类别: EDA-VHDL 专业名称: 通信工程 班级学号: 基本题 : 数字时钟设计
VHDL全加器的设计
实验四 全加器的设计一、 实验目的通过VHDL语言设计4位全加器,掌握加法器的设计方法;学习利用软件工具的模块封装(1位全加器)及连接使用方法,在软件工具的原理图输入法下完成4位全加器的设计。二、 实
计数计时器的VHDL设计
- 计数/计时器的VHDL设计 - - 阐晦掳击掏累诌抛举请仇肿犊糙冰梦择焚常寒再溪复款炳厂珐纱走铆催娱计数计时器的VHDL设计计数计时器的VHDL设计