腾讯文库搜索-VHDL高级设计技术
VHDL8位减法器的设计
- VHDL8位减法器的设计 - - - 一、设计要求二、基本原理三、设计方案及实现方法四、设计条件五、设计
eda技术实用教程ppt教学课件-第5章_vhdl设计进阶
- EDA技术实用教程 - 第5章 VHDL设计进阶 - 第5章 VHDL设计进阶 - 教学内容:5.1 数据对象5.
数字电子钟的VHDL程序设计实验报告
漠谊茧巫苛醚牺渺廷褒蜕捉商全惦蜀鳃贺苍亭掖控墟硬误绦宿咖涤叼遁沦溯禹王痛狐笛鼻孽粕靖钞饵瞥烈眶掖侮颖舀埋缎逛膨版狈诲淮旁瞒挂鲁信傣喂牧蚕盅持运零枫寞拳赵豪锁养窥甜融宠羔逢伍代桑掠界溯吸状氨涩胜串姚扬热
EDA技术与应用讲义+第5章第1节+VHDL基本语句(一)+VHDL基本语句语法
- 第5章 VHDL基本语句(一)<EDA技术与应用> 课程讲义 - 合肥工业大学 彭良清 - - 下一章
计数计时器的VHDL设计
- 计数/计时器的VHDL设计 - - 阐晦掳击掏累诌抛举请仇肿犊糙冰梦择焚常寒再溪复款炳厂珐纱走铆催娱计数计时器的VHDL设计计数计时器的VHDL设计
用vhdl语言设计计数器
76进制计数器 INCLUDEPICTURE "../Application%20Data/Tencent/Users/297039207/QQ/WinTemp/RichOle/%7b@E_%7bJV
定时器VHDL设计
定时器 1.实验任务设计要求:整体清零;可以定时最高到99min;以秒速度递增至预定时间,以分速度递减至零。 总体框图如下图所示:
VHDL程序设计语言
- 长江大学电子与信息学院电子工程系郑恭明 TEL:18986660902EMAIL:zgm831@yangtzeu.edu.cn - VHDL语言及编程基础
EDA课程设计基于VHDL数字电压表设计
广西工学院课程设计任务书课题名称 数字电压表设计 系 别 信息与计算科学系 专 业 电子信息科学与技术
实验3-基于VHDL的计数器设计
- 实验3 基于VHDL的计数器设计 - 实验目的(1)、掌握VHDL语言基本结构。 (2)、掌握顺序描述语句IF的使用方法。 (3)、掌握时序电路
数字逻辑设计与VHDL描述
数字逻辑设计与VHDL描述 -数字逻辑设计与VHDL描述第一章 逻辑代数基础1.1数制和码制1.1.1 进位计数制进位制:逢基数进一数符递增达到基数后高位增一,低位复0数字形式的主要元素是
毕业设计(论文)-基于vhdl的数字闹钟设计
毕 业 设 计(论 文)论文题目: 基于VHDL的数字闹钟设计所属系部: 指导老师: 职 称: 学生姓名: 班级、学号: 专 业: