腾讯文库搜索-Verilog实例代码
VerilogHDL第五讲Verilog实例
- VerilogHDL第五讲Verilog实例 - 基本门电路的描述 - 一个逻辑电路是由许多逻辑门和开关所组成,因此用逻辑门的模型来描述逻辑电路
DES加密算法Verilog实现源代码
module des_top(input clk, input des_enable, input reset, input des_mode, input [1:64] data_i, input
Verilog逻辑设计实例系列
- 组合逻辑与时序逻辑的综合 - 前 言 - ASIC的设计流程依赖于那些用来管理和控制能描述大型复杂电路的数据库的软件工具
verilog八位十进制计数器实验报告(附源代码)
8位10进制计数器实验报告实验目的学习时序逻辑电路学会用verilog语言设计时序逻辑电路掌握计数器的电路结构掌握数码管动态扫描显示原理实验内容实现一个8bit十进制(BCD码)计数器端口设置: 用拨
滚动显示“verilog”字符串程序代码及相关说明
实验报告一、 实验题目8*8 点阵显示设计二、 题目要求用 8*8 点阵滚动显示一组字符串本题中,设计使用 8*8 点阵循环滚动显示 VerilogHDL 字符串。三、 设计思路显示效果:字符串 Ve
DES加密算法Verilog实现源代码
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96 Verilog语法规定及实例
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verilog考试题
西安电子科技大学考试时间 分钟试 题题号一二三四五六七八九十总分分数1.考试形式:闭(开)卷;2.本试卷共 四 大题,满分100分。班级 学号
des加密算法verilog实现源代码资料
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Verilog简明教程
附录A Verilog 参考资料本附录叙述了书中所用到的Verilog语法。其目的在于为读者查阅参考资料提供方便,因此只提供了一些简明的描述,并附带一些例子。附录A中绝大多数的例子是符合原始的Veri
基于FPGA的I2C实验Verilog源代码
`timescale 1ns / 1psmodule i2c_drive(clk,rst_n,sw1,sw2,scl,sda,dis_data;input clk; // 50MHzinput rst
verilog有限状态机实验报告(附源代码)
有限状态机试验报告试验目的进一步学习时序逻辑电路了解有限状态机的工作原理学会运用“三段式”有限状态机设计电路驾驭按键去抖动、信号取边沿等处理技巧试验内容用三段式有限状态机实现序列检测功能电路按从高位到